在人工智能（AI）和高性能计算（HPC）的浪潮推动下，对算力的需求正以指数级增长。然而，传统的芯片制造和封装技术已成为限制系统性能提升的关键瓶颈。随着晶体管尺寸逼近物理极限，“内存墙”（Memory Wall）问题日益突出，即处理器与内存之间的数据传输速率和能效无法满足计算核心的需求。为了解决这一挑战，半导体行业将目光投向了先进封装技术（Advanced Packaging Technology, APT），本文将以台积电（TSMC）的CoWoS®(Chip on Wafer on Substrate)技术为主介绍行业主流的2.5D封装解决方案。

  CoWoS技术并非简单的芯片堆叠，它是一种2.5D封装解决方案，通过引入高密度的硅中介层（Silicon Interposer），实现了逻辑芯片（如GPU或ASIC）与高带宽内存（HBM）之间超短距离、超高密度的互连。这极大地提升了数据带宽，降低了功耗，是NVIDIA H100/B200等顶级AI芯片得以实现其惊人性能的关键技术。 

CoWoS 家族：S、R、L 三大技术路线的演进

  随着市场对芯片尺寸和集成度的要求不断提高，台积电的CoWoS技术也从最初的CoWoS-S发展出了CoWoS-R和CoWoS-L两个重要分支，形成了适应不同应用场景的“CoWoS家族”。理解这三者的区别，是理解当前先进封装格局的关键。 

1、CoWoS-S (Silicon Interposer)

  CoWoS-S是CoWoS技术的经典形态，其中的“S”代表Silicon Interposer（硅中介层）。它使用一块完整的硅片作为中介层，通过硅通孔（TSV）技术连接上层的芯片和下层的基板。

• 特点: 硅中介层提供了极高的布线密度和优异的电气性能，能够集成深沟槽电容（eDTC）以改善电源完整性。
  

• 局限性: 硅中介层的尺寸受限于光刻机的视场（Reticle Size），传统上最大为1X Reticle。虽然台积电通过掩模拼接（Mask Stitching）技术将其扩展到3.3X Reticle Size（约2700mm²），但成本高昂且良率控制难度大。

• 应用: 适用于对性能要求极致、尺寸在3.3X Reticle以内的顶级AI芯片。

2、CoWoS-R (RDL Interposer)

  CoWoS-R中的“R”代表Redistribution Layer Interposer（重布线层中介层）。它使用有机材料和重布线层（RDL）来替代昂贵的硅中介层。

• 特点: RDL中介层成本相对较低，且具有一定的柔性，能更好地缓解芯片与基板之间因热膨胀系数（CTE）不匹配而产生的应力，从而提高封装可靠性和良率。

• 局限性: RDL的布线密度低于硅中介层，因此互连带宽和性能略逊于CoWoS-S。

• 应用: 适用于对成本和可靠性有较高要求，且对互连密度要求稍低的场景。 

3、CoWoS-L (Local Silicon Interconnect)和INTEL EMIB (Embedded Multi-die Interconnect Bridge) 

  CoWoS-L是最新的技术分支，其中的“L”代表Local Silicon Interconnect（局部硅互连）。它巧妙地结合了CoWoS-S的高性能和CoWoS-R的大尺寸灵活性。

• 特点: CoWoS-L在有机基板上嵌入了一块或多块局部硅互连（LSI）芯片，这些LSI充当了高性能的“硅桥”，用于连接逻辑芯片和HBM。这使得封装尺寸可以远超3.3X Reticle的限制，同时在关键互连区域保持了硅中介层的高密度和高性能。

• 趋势: 随着AI芯片尺寸的爆炸式增长，CoWoS-L正成为超大芯片（如NVIDIA Blackwell B200）的首选封装方案，市场需求正强劲地转向CoWoS-L。

  INTEL的EMIB封装也是一种2.5D封装技术，旨在提供类似于CoWoS的高性能互连，同时降低成本和复杂性。

• 技术特点: EMIB和CoWoS-L物理原理上看是一样的，两者都抛弃了昂贵且受限的全尺寸硅中介层，转而使用“局部硅桥”来连接芯片，以实现高带宽、低成本和超大尺寸封装。
  

• 优势:由于硅桥的面积很小，EMIB避免了制造大尺寸硅中介层的高成本和低良率问题，提供了更灵活、更具成本效益的2.5D解决方案。

  从工程实现上看Intel EMIB和TSMC CoWoS-L是是不一样的，Intel EMIB是将硅桥嵌入在封装基板（Substrate）中，属于基板级集成，TSMC CoWoS-L是将硅桥（LSI）嵌入在RDL中介层中，属于晶圆级集成。

先进封装的市场挑战与未来展望

  EMIB和CoWoS-L的出现，标志着2.5D封装技术进入了“局部硅桥”时代。它们都巧妙地利用了硅桥的高密度互连优势，同时规避了全尺寸硅中介层的成本和尺寸限制。

• EMIB是Intel在其IDM模式下，利用自身封装能力实现的高效、低成本解决方案。
  

• CoWoS-L是台积电在其代工生态中，整合InFO和CoWoS技术，为客户提供超大尺寸AI芯片封装的顶级方案。且像创意电子（GUC）这样的ASIC设计服务公司，他们提供从芯片到封装再到系统的协同设计（Co-design）和仿真服务，确保复杂2.5D结构的良率和性能，在CoWoS生态中扮演了重要角色。

附：台积电的InFO技术简介(Integrated Fan-Out)集成扇出型封装

  InFO是一种晶圆级封装（Wafer-Level Packaging, WLP）技术，其核心创新在于移除了传统的封装基板，直接在重构晶圆上制作高密度的重布线层（RDL）来实现芯片间的互连。这种“扇出”结构使得I/O可以在芯片面积之外的区域扇出，从而增加了连接的灵活性和密度。

  技术特点: InFO技术通过RDL互连，极大地缩短了信号传输路径，带来了优异的电学性能和散热性能。由于没有传统基板，封装厚度得以大幅降低，这使其成为移动设备（如智能手机处理器）的首选方案（InFO-PoP）。

  对于高性能计算领域，InFO-oS(on Substrate) 则将RDL中介层置于基板之上，实现了多个逻辑芯片和HBM的集成，提供了比CoWoS更具成本效益的2.5D替代方案。